FPGA逻辑设计回顾(4)亚稳态与单比特脉冲信号的CDC处理问题_fpga逻辑设计回顾(4)_李锐博恩的博客-CSDN博客

网站介绍:文章浏览阅读4.5k次,点赞16次,收藏58次。亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时,您既无法预测元件的输出电压电平,也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内,触发器的输出处于某个中间电压电平,或者可能振荡,并且可以级联无效的输出电平,以使触发器在信号路径的更下方。_fpga逻辑设计回顾(4)