FPGA逻辑设计回顾(4)亚稳态与单比特脉冲信号的CDC处理问题_fpga逻辑设计回顾(4)_李锐博恩的博客-CSDN博客网友收藏

FPGA逻辑设计回顾(4)亚稳态与单比特脉冲信号的CDC处理问题_fpga逻辑设计回顾(4)_李锐博恩的博客-CSDN博客

文章浏览阅读4.5k次,点赞16次,收藏58次。亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时,您既无法预测元件的输出电压电平,也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内,触......
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